Über Riad
Au cours de mes 25 ans d'expérience, j'ai développé des compétences à la fois matérielles et logicielles. J'ai conçu des dizaines de projets sur FPGA (Xilinx et Altera) ou sur microcontrôleurs (PIC, STM32, Raspberry Pi et Arduino), dans des domaines aussi variés que le traitement d'images (segmentation, compression), le DSP (FFT, filtrage), les télécoms (modulation, codage/décodage hyper-codes, turbo-codes) ou le multimédia (USB, IHM). De plus, issu du milieu universitaire, j'ai l'habitude d'exposer mes travaux et de rédiger des documents techniques, scientifiques ou pédagogiques.
En ce moment, je travaille sur l'extension du jeu d'instructions libre RISC-V. J'ai déjà réalisé plusieurs implémentations pipeline du processeur en VHDL, avec lesquelles j'ai construit quelques microcontrôleurs que j'ai intégrés sur FPGA (cartes ZyBo et ZedBoard). Dans le cadre de mes recherches, j'ai également implémenté mes cœurs de processeurs RISC-V jusqu'au niveau silicium (layout), avec l'outil de CAO Cadence et la technologie silicium TSMC 28nm.
Ma connaissance des outils de développement logiciel (Eclipse CDT, gcc, as, ld, ...) m'a permis de compiler des programmes C sur mes propres cibles en bare-metal et ainsi, de générer les fichiers d'initialisation mémoire nécessaires pour simuler avec Modelsim au niveau RTL, et de prototyper sur carte FPGA avec Vivado. J'ai notamment configuré et compilé le benchmark CoreMark, pour mesurer les performances de mes réalisations.
Enfin, j'ai évalué avec succès la compatibilité avec le standard RISC-V. Pour cela, j'ai comparé la trace d'instructions de mes processeurs et le contenu de la mémoire de données de mon système, avec ceux générés par riscvOVPsim, le simulateur de référence officiel de RISC-V International, pour un ensemble de programmes de tests.
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Projekt- und Berufserfahrung
- Ecole Nationale d'Ingénieurs de TunisMaître Assistant en MicroélectroniqueBILDUNG & E-LEARNINGOktober 2004 - Heute (21 Jahre und 8 Monate)Tunis, TunesienJ'enseigne la conception matérielle des systèmes numériques (VHDL, FPGA), la communication dans les SoC (AMBA AHB, APB et AXI), l'architecture de processeurs RISC (MIPS, RISC-V), la conception d'accélérateurs matériels (flot de données, pipeline), ainsi que la programmation des microcontrôleurs et des systèmes embarqués (STM32, PIC, Arduino, Raspberry PI).Mes activités de recherche portent sur l'architecture du processeur RISC-V et les outils de développement associés, les systèmes reconfigurables durant l'exécution, ainsi que l'implantation matérielle d'algorithmes de traitement d'images ou de communication (FPGA ou ASIC).J'ai également personellement encadré de nombreux projets de fin d'études réalisés par mes élèves sur les mêmes thématiques, et suivi le déroulement de stages réalisés dans des entreprises industrielles ou d'organismes de R&D (ST Microelectronics, Infineon, ARM, Synopsys, Mentor Graphics, Sagem, CEA, EADS, ...).
- ProsilogIngénieur en R&DHIGHTECHApril 2001 - September 2004 (3 Jahre und 6 Monate)Cergy-Pontoise, FrankreichDéveloppement de blocs IP matériels pour la communication SoC en VHDL (P2P, bus, NoC) avec de plusieurs protocoles (AMBA AHB/APB, Altera Avalon, CoreConnect PLB/OPB, VCI, OCP, AMBA AXI), ainsi que des modèles SystemC à différents niveaux d'abstraction.Mise en place de plateformes de démonstration avec SystemC et rédaction d'un ensemble de documents didactiques.
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Ausbildung und Abschlüsse
- Doctorat en Traitement des Images et du SignalEcole Nationale de l'Electronique et des ses Applications (ENSEA)2000Titre : Conception d'une architecture matérielle reconfigurable dynamiquement dédiée au traitement d'images en temps réel Laboratoire Traitement de l'Information et des Systèmes ETIS ENSEA - Université de Cergy-Pontoise Afin de faire face aux besoins de puissance de calcul toujours croissants des algorithmes de traitement d'images, j'ai été chargé d'analyser deux chaînes de segmentation d'images et de proposer une architecture matérielle à base de FPGA, exploitant la reconfiguration dynamique. Cette technique, alors innovante, a permis de réduire la taille du système, tout en augmentant ses capacités d'évolution. En collaboration avec d'autres équipes de recherche (GDR ISIS et GDR AMN), j'ai pu concevoir le système modulaire ARDOISE, qui sera fabriqué en plusieurs dizaines d'exemplaires et utilisé par une douzaine de laboratoires de recherche.
- DEA Systèmes Electroniques de Traitement de l'Information (SETI)Université Paris-Sud (Orsay Paris XI)1996Systèmes temps-réel Architectures numériques (processeurs, DSP, flot de données, pipeline, parallélisme, ...) Conception matérielles des systèmes embarqués (VHDL, FPGA, budget temps, budget énergie, ...) Microcontrôleurs (68HC11, 80C51, interfaces de communication parallèle/série et synchrone/asynchrone, ...) Modélisation et spécification des systèmes (approche objet : C++, UML, approche synchrone : Signal/Syndex, Lustre, Esterel, ...)